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使用FPGA器件最大限度地降低高速DSP密集型系统设计的功耗

本文摘要:对于高速的DSP密集型系统设计,减少功率显得更加最重要。例如,在通信系统中,通信必需以周期猝发方式来实行,以防止放大器和系统其余部分电路持续消耗功率。在传感器网络中的拒绝是定期变频器工作的传感器(比如用作交通图像或天气传感器),或者定期关上它们(例如在地震情况下),以及在设备返回睡眠中模式之前以猝发方式上载信息。 在一般来说具备比较较低采样频率的医疗监测设备中,必须通过实行周期性操作者其低功耗特性的方式来最大限度增加功耗,相近的,手执便携式解决方案也是如此。

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对于高速的DSP密集型系统设计,减少功率显得更加最重要。例如,在通信系统中,通信必需以周期猝发方式来实行,以防止放大器和系统其余部分电路持续消耗功率。在传感器网络中的拒绝是定期变频器工作的传感器(比如用作交通图像或天气传感器),或者定期关上它们(例如在地震情况下),以及在设备返回睡眠中模式之前以猝发方式上载信息。

在一般来说具备比较较低采样频率的医疗监测设备中,必须通过实行周期性操作者其低功耗特性的方式来最大限度增加功耗,相近的,手执便携式解决方案也是如此。  对于侧重减少功率的DSP密集型系统设计,设计人员某种程度是要获取低于的静态功率,更加最重要的是必须专心于构建尽量较低的总体功耗,特别是在是在高频率和高温条件下。现场可编程门阵列(FPGA)通过综合的方法来构建功耗最小化,有助超过这个目标。这种方法还包括加工工艺、架构和逻辑配备设计,以及还包括SERDES、DDR2/3和DSP模块的嵌入式特性,同时还重新加入了更进一步减少静态功耗的类似功率模式。

本文重点辩论在较低功率DSP密集型系统设计中应付DSP挑战的FPGA技术演变。  FPGA演变  在过去二十年里,许多先进设备的CPU和MCU建构了各种节约能源模式,以应付DSP密集型设计中较高频率和集成度水平引发的功耗难题。仅有最先进设备的FPGA器件获取了类似于的低功耗能力,并且反对更高频率器件。

以后最近才经常出现可以解决问题早期基于SRAM解决方案的外泄问题,同时具有低功耗模式构建额外节约能源能力的FPGA器件。  大体上,静态功率、动态功率,以及浪涌功率这三种功率成分左右了总体功耗,这与FPGA功率支出涉及。必须有效地管理这三种成分以构建最低功耗。

  管理这些功率成分必须固有较低外泄电流--这是FPGA器件反对DSP密集设计之功率市场需求的一个最重要特性。与用于SRAM单元的FPGA器件比起,基于flash的FPGA解决方案具备优势,这是因为基于flash的FPGA用于单一(而不是六个)晶体管来建构,而且配备功率和浪涌功率(上电期间)皆为零。SRAMFPGA上电正处于并未配备状态,必须已完成初始上电废黜顺序。首先,各个配备位正处于不得而知状态,并且必须在每个电源周期初始化。

因此,产生了高至数安培或长至数百微秒之尖峰的浪涌电流,这带给了浪涌功率(请求参看图1)。  图1:用于基于flash的FPGA器件,可以在器件启动和配备阶段省却数百微瓦(mW)功率。为了防止大电流峰值,SRAMFPGA必须简单的上电排序,因此减少了元器件成本和标记面积。

  为了缓减这个尖峰电流,许多SRAMFPGA器件也都具备可选的简单系统上电顺序拒绝。而基于flash的非易失性FPGA需要外部配备器件来展开新的编程,在启动阶段省却了数百微瓦(mW),并且省却了用作缓减尖峰电流的外部器件。在某些情况下,与基于SRAM的解决方案比起,基于flash的FPGA可以把每单元外泄电流减少1000倍,并且具备超低静态电流和需要外部缓减器件的优势。  基于flash的FPGA器件除了固有较低功率之外,还可以利用可选的特性以更进一步增大功率。

基于flash的FPGA器件在单一芯片上融合了软IP模块和FPGA架构,并且这个FGPA构建了功能齐全的微控制器系统、强化的FPGA架构和高速串行和存储器模块。可选的功率脆弱特性和其它特性还包括:  强化的SERDES功能:近期FPGA的每个SERDES地下通道的每Gbps功率减少至13mW,与具备相近功能的其它FPGA解决方案比起,可以减少多达5倍(参看图2)。  在较小的器件中构建许多有所不同的硬IP和其它资源:通过重新加入更好I/O、收发器、PCIExpress端点和高性能存储器子系统,可以在更加小、功率更加较低的器件中获取更加多功能。

  嵌入式RAM和数学模块:基于flash的FPGA器件还包括内建的硬RAM模块和数学模块,用作密集型DSP应用于。而且,这些模块在较低功率下获取高性能水平。图3右图为有所不同FPGA制造商之间的RAM功率较为。

  固有较低功率的嵌入式处理器子系统:某些子系统获取多种较低功率模式,还包括睡眠中模式和深度睡眠中模式,用于较低功率模式可以构建FPGA架构和涉及I/O的较慢暂停和启动,同时留存FPGA架构的状态,并且明显降低功耗。器件约花100ms来转入睡眠中模式,再行花上约100ms解散这个模式。

然而,FPGA解散睡眠中模式的状态可以留存,该器件从其解散的状态之后运作。  用于可选的工具来最大限度地增大功率:通过用于各种工具来计算出来功率配备,以及用于智能floor-planning和功率优化布局布线,用户需要更进一步优化其设计以降低功耗。  图2:来自主要FPGA制造商的SERDES功耗数值  图3:来自主要FPGA制造商的存储器和数学模块功耗数值  所有这些减少功率的特性和功能,在高速DSP密集型系统设计中尤其最重要。


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